半導體系體例程技巧研發愈艱苦，想精進更先輩制程已相稱不輕易。除了制程微縮這條路，要延續提拔半導體芯片效能，3D 堆疊技巧也為另一種選擇。外媒《TomsHardware》報導，微電子研討所 (Institute of Microeletronics，IME）研討職員透露表現殺青技巧衝破，透過量達 4 個半導體層堆疊，提拔半導體芯片效能。這技巧與傳統的 2D 制造技巧相較，不只可節儉 50% 本錢，還可用于將來及平台整合計劃，如 CPU 和 GPU 乃至是內存整合，完成新一代 3D 芯片堆疊進展。
IME 新一代半導體堆疊法，透過面人妖 王臨面和背對背晶圓鍵合與堆疊后，以 TSV（硅通孔技巧）聯合。就是第一層半導體層的面朝第二層，第二層也面向第一層。第二層半導體層的背則朝第三層的背，第三層的面又朝向第四層的面。半導體層聯合后，IME 透過特地計劃途徑蝕刻“壓緊”，終極藉 TSV 整合使電流數據流過。
相較台積電和 AMD 的 SRAM 堆疊技巧，IME 新技巧更進一步。因 AMD 展現采用 3D 堆疊技巧的 Ryzen9 5900X 處置器的原羽田愛型計劃，以台積電芯片堆疊技巧的產物只要兩層半導體層，第一層是 Zen 3 架構的 CCX，第二層是 96MB 的 SRAM 暫存內存。IME 研討職員展258porn現的新一代堆疊技巧，透過 TSV 勝利黏合 4 個自力的半導體層，并答應分歧技巧溝通。
報導誇大，技巧的利益不言而喻，也就是答應芯片由分歧制程的晶妄娜資料圓制造。近期英特爾演講也提到 3D 堆疊技巧的利益，也透露表現將來新芯片計劃將往這方面進展。不外如許堆疊當然也會帶來其他題目，也就是 3D 堆疊技巧固然使芯片運算服從進步，但多層堆疊也必需面臨辣手的散熱題目。針對將來 3D 堆疊芯片散熱需求，現在也有很多散熱技巧開端開闢，將來表示令人等待。
(首圖起源：shutterstock)
麻豆做愛
2021-07-21 05:52:00